Mosfetの並列化：共通のゲート抵抗を使用できますか、または各MOSFETに個別の抵抗を使用する必要がありますか？

単一のMOSFETのゲート抵抗を計算する場合、最初に、回路を直列RLC回路としてモデル化します。ここで、Rは計算されるゲート抵抗です。LMOSFETゲートとMOSFETドライバの出力間のトレースインダクタンスです。Cmosfetゲートから見た入力容量です（mosfetデータシートではとして示されています）。次に、適切な減衰比、立ち上がり時間、オーバーシュートの値を計算します。$C_{iss}$R

複数のmosfetが並列に接続されている場合、これらの手順を変更してください。各MOSFETに個別のゲート抵抗を使用せずに回路を簡略化できますか、またはすべてのMOSFETに個別のゲート抵抗を使用することをお勧めしますか？はいの場合C、各MOSFETのゲートコンデンサの合計として使用できますか？

^{この回路のシミュレーション – CircuitLabを使用して作成された回路図}

特に、TK39N60XS1F-ND製のHブリッジの駆動を目指しています。各ブランチには2つの並列mosfet（合計8つのmosfet）があります。mosfetドライバーセクションは、2つのUCC21225Aで構成されます。動作周波数は50kHzから100kHzの間です。負荷は、インダクタンスが31.83mH以上のトランスの一次側になります。

依存します、そしてそれは依存しますあなたの意図した回路ではなくあなたの実際の回路に基づいています

^{この回路のシミュレーション – CircuitLabを使用して作成された回路図}

実際の配置では、このようなものが作成されます（他にも浮遊インダクタンスがいくつかありますが、今のところはこれで十分です）。

ゲートを充電/放電するときの電流の流れを考えると、

2. MOSFETドライバー
3. ゲート抵抗
4. MOSFETへの分割経路
5. 各MOSFETソースを介して
6. 共通リファレンスで再結合
7. 何らかの経路を介してMOSFETドライバに戻る

このループは、バランスを保ち、理想的には最小限に抑えるために必要なループです。レイアウト/トラッキング/配線が不十分なために、右側のFETのソースのゲートやソースのインダクタンスが10倍になった場合、スイッチングが遅くなり、左側のFETでより多くの過渡応答が発生することを想像してください。

大きなパワーデバイスでは、ダイごとに小さな個別のゲート抵抗を使用し、すべてのデバイスを並列に配置しますが、レイアウトを非常にタイトに保ち、非常に厳密に一致するデバイスのMOSEFET / IGBTバッチ特性を制御します。これができない場合は、別のゲート抵抗を用意することをお勧めします。

共通基板上の並列IGBTダイ

別のゲート抵抗の利点は、他の観測に基づいて1つのレッグの応答を調整する必要がある場合、

VGS（TH）が変動するため、抵抗を共有することはお勧めしません。個別の抵抗を使用すると、FETのスイッチングがより並行になります。

抵抗器は安いので価値はないと思いますが、すぐに失敗するわけではありません。両方のFETのVgsが同じである場合、Rgを流れるピーク電流は2倍になり、抵抗が得られないのはパルス電流です。

FETのVgsはかなりランダムにできます。FETのVgsが異なる場合、それらはわずかに異なる電圧でオンになるため、1つのFETが十分にオンするのに十分な電流を引き込んでいる間、電圧の上昇を遅くし、その後、電圧が再び上昇し始め、他のFETがオンになります。最初にオンになるデバイスは、他のデバイスがオンになる前に単独で導通します。

FETでの電流の共有は完全ではないため、回路には多くのヘッドルームを残すことを忘れないでください。また、ダイオードは電流を恐ろしく共有するため、FETダイオードにも依存しません。