私は新しくデジタルエレクトロニクスを学びました。ロジック機能を実行するゲートがあることは知っています。RSラッチ、Dラッチ、マスタースレーブDフリップフロップについて学びました。論理関数を実行して状態を保存できるようになったので、有限状態マシン（信号機など）を作成できます。クラスではこの特定の信号機の例について話し、スタート/ストップボタン（歩行者が青信号を待っていることを示す信号機への信号）を追加すると、どのような問題が発生するかについての議論がありました。
結論は、このボタンは非同期入力になるため、この入力を最初に同期できるように、ステートマシンの前にフリップフロップを配置する必要があるということです。
私が理解していないのは、非同期入力の問題は何ですか？なぜそれを同期する必要があるのですか？そして、なぜステートマシンの前または後ろのフリップフロップが同期に役立つのでしょうか。いくつかの記事を読んで、「メタスタビリティ」について話していますが、それでもわかりません
どうもありがとう
回答:
すでに理解しているように、信号機コントローラーのステートマシンは同期マシンです。つまり、すべての組み合わせロジックの変更が発生し、必要なセットアップタイムを満たすために次のクロックエッジの十分前に安定した値に落ち着くように、クロックによって駆動されます。
この回路のシミュレーション – CircuitLabを使用して作成された回路図
そのセットアップ時間内にデータが変化した場合、最終出力は予測不可能であるだけでなく、メタ安定性のために、最終値を選択する前に、しばらくの間、実際に中間値を浮動または変動する可能性があります。高周波でロジック1とロジック0の間で発振することさえあり、かなりの電流と発熱を引き起こします。
そのため、ステートマシンへの非同期入力は、システムが期待どおりに機能するために、ある時点で同期する必要があります。ただし、必ずしもシステムに別のラッチを追加する必要があるわけではありません。
入力が単一の「次のゲート」に進むだけで、入力の状態が他のすべての入力から独立している場合、信号がパーティに遅れて到着するかどうかは問題ではありません。基本的に、次のように質問する必要があります...「クロックサイクルの入力を見逃した場合、それは重要ですか？」
ただし、入力が異なる複数のゲートに供給される場合。次のゲートは異なるロジックレベルを認識し、誤った状態を次のラッチに伝播する可能性があります。基本的に、さまざまな問題が発生する可能性があります。
これは簡単な例で説明できます。REG1の準安定性が次のクロックの前に落ち着かない場合は、WALKとトラフィックライトの両方が同時にオンになるか、どちらもオンにならない可能性があることに注意してください。
さらに、非同期入力が、同時に発生すると予想される別の非同期入力と関係がある場合、2番目の入力は認識されますが、最初の入力は認識されません。
どちらの場合も、同期ラッチを入力に追加して、信号のタイミングをステートマシンのクロックに合わせる必要があります。これにより、1クロックサイクルの遅延、またはクロック信号のもう一方のエッジを使用する場合は半クロックサイクルの遅延が追加されます。
ただし、「そのラッチでも同じ問題が発生するのではないか」と質問するかもしれません。そしてもちろん、答えは「はい」です。しかし、ここでの秘訣は、上記で強調したように、回路内の重要ではないポイントで潜在的なメタスタビリティが発生するようにすることです。
そのポイントを見つけることは、依存する入力で問題になる可能性があります。通常、これらの入力を修飾するには、追加のロジックを追加する必要があります。
ただし、メタスタビリティは確率的なものであることに注意してください。製造公差の違いにより、ほとんどのラッチは非常に速くピッキングアサイドしますが、かなり長い間不安定なままである可能性があります。クロックパルス間のギャップが長いほど、安定する確率が高くなります。したがって、システムクロックの周波数が高い場合は、クロックを分割してプリラッチを行い、整定時間を長くすることをお勧めします。ただし、それでも保証はありません。
最後の考え。ランダムな外部入力を同期させると、メタ安定性が高電流と発熱を引き起こす可能性があると述べました。残念ながら、非同期入力回路を削除する以外に、それを修正するためにできることはほとんどありません。
非同期設計の1つの問題は、人種または危険の存在です。たとえばこの回路で、最初にA = 1、B = 0およびC = 1とすると、Dは安定して1に落ち着きます。
ここで、Bを1に、Cを0 に同時に変更します。Dが1のままであることは明らかですが、実際の回路では、伝播遅延と配線遅延が重要です。したがって、Bの変化がANDゲートを介してORゲートに伝播するよりも速く、Cの変化がORゲートに到達する可能性が非常に高くなります。その結果、Dは再び安定状態1に戻る前に、一時的に0になります。これは、レースまたはハザードと呼ばれます。この瞬間的なグリッチにより、Dの後に存在する回路がトリガーされ、この不要な遷移が回路全体に伝播します。これにより、不要な電力消費が発生し、機能にエラーが発生する可能性があります。
これらの問題を回避するために、すべての入力A、B、Cの前、および出力Dの後にDフリップフロップを追加して、入力と出力を登録できます。これで、回路はクロックエッジで安定した入力のみをラッチします。式を計算し、Dをラッチして、次のクロックエッジでのみ出力します。これにより、フリップフロップへのすべての入力がセットアップおよびホールドタイムを満たしていれば、入力または出力のそのようなグリッチが回路に伝播されないことが保証されます。
これが、非同期設計が提供する速度にもかかわらず、同期設計がより好まれる主な理由です。