これはおそらく明白ですが、私はまだ工学教育を受けていないため、この問題に遭遇しました。
何がdV / dtが平均は?トライアックに何が影響しますか?
これはおそらく明白ですが、私はまだ工学教育を受けていないため、この問題に遭遇しました。
何がdV / dtが平均は?トライアックに何が影響しますか?
回答:
トライアックの電流が保持電流である下回ると、トライアックは導通を停止します。純粋な抵抗性負荷では、これは正弦波サイクルの最後に発生し、電圧と電流は同相です。負荷に誘導コンポーネント(モーターなど)がある場合、電流と電圧の間に遅れがあります。電流がI Hを下回る瞬間、電圧はすでに反対の極性で上昇しています。したがって、トライアックがオフになると、トライアックに大きなdV / dtが生じます-「電圧はすぐに遮断されます」。この状況は、トライアックの自己トリガーにつながる可能性があり、制御されずに動作し始めます。対策は、スナバ回路、つまりトライアックと並列のRCを使用することです。
しかし、これはTRIACと何の関係があるのでしょうか。サイリスタ/ SCRのようなトライアックは、デバイス全体で高いdv / dtがある場合にゲートを再設定できます
http://class.ece.iastate.edu/ee330/miscHandouts/AN_GOLDEN_RULES.pdf
これは、負荷電圧と電流波形の間に実質的な位相シフトがある非常に反応性の高い負荷を駆動するときに発生する可能性が最も高いです。負荷電流がゼロを通過するときにトライアックが転流すると、位相シフトのために電圧はゼロになりません(図6を参照)。この電圧を遮断するために、トライアックが突然必要になります。結果として生じる整流電圧の変化率により、トライアックが許容dVCOM / dtを超えると、トライアックが強制的に導通に戻る可能性があります。これは、可動電荷キャリアが接合部をクリアする時間を与えられていないためです。
Dv / dtは、トライアックの内部(シリコン)に注入された電荷の式です。エネルギー機構Q = C * Vは、増分変更を行って何が起こるかを見ると、dQ / dT = C * dV / dT + V * dC / dTになります。2番目の部分を無視することを選択し、current = dQ / dTを認識した後、
すると、電圧の変化率が高いとトライアックがトリガーされます。
dV / dTの電荷注入もFETを危険にさらします。十分なソース連絡先とウェル連絡先が適切に配置されていない限り、料金はすべての可能なパスを追跡します。電流が接点に集中すると、I * R降下が寄生バイポーラのエミッターベース接合をオンにするのに十分な大きさになる可能性があります。その場合、バイポーラが電流を増加させます。多くの場合、これはゲイン> 1の正のフィードバックをもたらし、FET /バイポーラはVDD充電ストレージネットワーク全体をゼロボルトまで放電しようとします。その単なる試みで、シリコンとアルミニウムは溶けます。
回避する方法は?DC漏れ制御だけでなく、過渡充電タスク用のソースおよびウェル接点を設計します。
これは、過渡状態(1ナノ秒あたり1ボルト)で高電圧が注入された電荷の顕微鏡写真です。その電荷は、ウェルコンタクトの周囲に密集しています。