コンパレータ：正弦波から方形波へのノイズの多い、どれだけの位相ノイズ？

回路では、正弦波信号を方形波に変換するためにコンパレータが使用されます。ただし、入力信号はきれいな正弦波ではなく、ノイズが追加されています。

コンパレータは理想的であると想定され、ノイズ信号よりもはるかに大きいヒステリシスを持っているため、正弦波のゼロ交差でリンギングはありません。

しかし、入力信号のノイズが原因で、コンパレータはクリーンな正弦波の場合と同じようにわずかに早くまたは遅く切り替わるため、生成される方形波には位相ノイズが含まれます。

以下のプロットはこの動作を示しています。青い曲線はノイズのある入力正弦波で、黄色の曲線はコンパレーターによって生成される方形波です。赤い線は、正と負のヒステリシスしきい値を示しています。

入力信号のノイズのスペクトル密度を考えると、方形波の位相ノイズをどのように計算できますか？

これについて適切な分析をしたいのですが、トピックに関するリソースがまだ見つかりませんでした。どんな助けでも大歓迎です！

明確化：与えられた回路によって生成された位相ノイズを分析したいのですが、ノイズを削減する方法について尋ねていません！

ノイズは、ゼロクロッシングごとに1回だけ、または1 M​​Hz信号のサイクルごとに2回サンプリングされます。したがって、ノイズの帯域幅が1 MHzより大幅に広い限り、そのスペクトルは何度もサンプル信号の1 MHz帯域幅に折り返され、位相ノイズのPSDはその帯域幅内で基本的にフラットとして扱うことができます。

出力位相ノイズの振幅は、コンパレータのしきい値電圧での正弦波の傾き（V / µs）による入力信号ノイズの振幅に関連しています。しきい値が正弦波の平均電圧を中心に対称であり、両方に同じ勾配を与える場合、分析はより簡単になります。位相ノイズの振幅（µs単位）は、ガウス分布を持つノイズのRMS値など、使用したい単位でのノイズ電圧を勾配で割ったものです。つまり、位相ノイズのPDFは、元の電圧ノイズ（スケーリング後）のPDFと同じです。

スペクトル密度の提供方法に応じて、本質的には

ヒステリシスによる位相誤差を特定します。

$\Theta_{low} = sin^{-1}(-0.3)$

$\Theta_{high} = sin^{-1}(0.3)$

これは、純粋な正弦波が適用された場合のヒステリシスによる純粋な位相誤差です。

スペクトル密度をマグニチュードに変換している、または変換していると想定し、それが正規分布していると想定します。MEANと1つの標準偏差を生成します。

低：

$\Theta_{low_error\_mean} = sin^{-1}(-0.3) - sin^{-1}(-0.3 + mean)$

$\Theta_{low\_error\_+\sigma} = sin^{-1}(-0.3) -sin^{-1}(-0.3 + \sigma)$

高い：

$\Theta_{high\_error\_mean} = sin^{-1}(0.3) - sin^{-1}(0.3 + mean)$

$\Theta_{high\_error\_+\sigma} = sin^{-1}(0.3) -sin^{-1}(0.3 + \sigma)$

平均と標準偏差の「位相誤差」を使用して、位相誤差分布曲線を再構築できます。

ただし...スペクトル密度が正規分布していない場合は、特定のポイントでエラーを導出して、取得した情報に固有の位相エラー曲線を再構築する必要があります。

ピークピーク比を比較する信号Vppを使用したNppが約10％のランダムノイズ信号の場合、信号が三角波形の場合、振幅ノイズは、S / N =の線形方程式で位相ノイズに変換されます。 1各エッジにはT / 2ジッタppがあります。

ただし、正弦基本成分の振幅はVpp三角波形の81％であり、したがって、その傾きは1/81％または1.23急勾配であるため、位相ノイズは比率の81％に減少し、ヒステリシスはピークノイズレベルより少し高く設定されます。 。

したがって、各エッジのジッターはVpp / Npp比の81％です。NppがVppの75％またはVpp / Npp比1.33に達すると、傾斜が三角波と一致することを示すことができます。

通常、ジッタエラーは、ビットあたりのRMSノイズパワーとエネルギー、およびエラーの統計的確率で測定されますが、これは、任意の測定期間における時間ジッタの問題の観点から示されました。

これは、DCオフセットまたはコンパレータの正の出力フィードバックが適切にバイアスされていないために発生する可能性がある非対称エラーを無視します。位相シフトとエッジジッタは、およそ20％の範囲を下回るレベルでは、％Npp / Vpp逆SNR比の81％にも比例します。

たとえば、ノイズがpp比で10％だとすると、各エッジにはT / 2の8.1％のジッターが発生します。

20年以上私が使用してきたフォームです。

私は、小さな50_ohm RFモジュールから集積回路に変換したトランシーバー会社で働いていました。はるかに少ない電力需要、はるかに長いバッテリー寿命。しかし、送信機が近くの受信機を鈍感にするため、接近した位相ノイズが製品の出荷を妨げています。彼らは-150dbc / rtHzの位相ノイズレベルを必要としており、問題を解決する方法を知りませんでした。ラインダウン。送料なし。上記の式を使用して、周波数シンセサイザのプリスケーラとプリスケーラのバイポーラ電流ステアリングデバイスのrbb 'について仮定すると、プリスケーラの合計Rnoiseは6,000オーム未満である必要があると予測しました。私たちは選択的に電力を燃やしていましたが、数学/物理学が電力を燃やす必要があると予測している場合のみです。

ONNN Semi PECLでは、10GegaHertzの帯域幅と60 Ohm（1nV / rtHz）の帯域幅を使用し、0.8v / 40ピコ秒のスルーレートで、TimeJitterはVnoise = 1nV * sqrt（10 ^ 10）= 1nV * 10 ^ 5 = 100マイクロボルトRMS。SlewRateは20ボルト/ナノ秒です。TimeJitterは100uV RMS /（20v / nS）= 5 * 10 ^ -6 * 10 ^ -9 = 5 * 10 ^ -15秒RMSです。

ジッタのスペクトル密度はどれくらいですか？10 ^ 5であるsqrt（BW）で単純にスケールダウンし、5 * 10 ^ -20秒/ rtHzを生成します。

あなたの質問：1MHz、1voltPeak、20dB SNRおよびTj = Vnoise / SR、Vnoise = 1V / 10 = 0.1vRMS（sin-peak-rms比を無視）SlewRate = 6.3 Million volts / second、つまりTimeJitter = 0.1v /6.3Mega v / Sec = 0.1 * 0.16e-6 = 0.016e-6 = 16ナノ秒RMS。

編集/強化：罪を方形波に変換します。これらの最も危険なものの1つは、CrystalOscillatorの正弦をレールレールの方形波に変換することです。隠れたごみの発生源が気付かれなかったり、気づかれなかったりすると、典型的なジッターのあるマイクロコントローラークロックになります。シグナルチェーン全体、XTALインターフェイスからアンプと二乗器、およびクロック分配がプライベートパワーレールで提供されない限り、プログラム関連のエネルギーによってトリガーされるVDDの崩壊に依存する代わりに、明らかにランダムなクロックタイミングアップセットがランダムではなく、ランダムではなくなります。要求。クロックエッジに触れる回路、または触れる回路にバイアスをかけるすべての回路は、

ESD構造が問題です。3pFコンデンサ（ESDダイオード）がMCUプログラム関連のエネルギー需要イベントをCRYSTALからのクリーンな罪に結合できるようにするのはなぜですか？プライベートVDD / GNDを使用します。そして、電荷制御のために基板とウェルを設計します。XTALドメインからMCUドメインにクロスするには、3番目のワイヤーで差動電流ステアリングを使用して、予想されるトリップポイントを通過させます。

これはどれほど深刻ですか？通常のMCUリンギングを0.5ボルトPPと見なします。これを3pF ESDに実行し、次に27pF Cpiに実行すると、10：1の削減（インダクタンスは無視）、または2voltPPクリスタルの正弦の上に0.05 voltPPが課されます。10MHz sinでは、SlewRate --- d（1 * sin（1e + 7 * 2pi * t））/ dt ---は63MegaVolts /秒です。Vnoiseは0.05です。その時点でのジッターは

Tj = Vn / SR = 0.05ボルト/ 63e + 6ボルト/秒== 0.05 / 0.063e + 9 ~~ 1ナノ秒Tj。

PLLを使用してMCUクロック用にその10MHzを最大400MHzまで逓倍するとどうなりますか？400で割ったFlipFlops（そのうちの8つ）に10キロオームのRnoiseがあり、2ボルトで50ピコ秒のエッジがあると仮定します。FFの帯域幅が1 /（2 * 50pS）= 10GHzであると想定します。

ランダムノイズ密度FFは12nanoVolts / rtHz（4nv * sqrt（10Kohm / 1Kohm））です。総積分ノイズはsqrt（BW）* 12nV = sqrt（10 ^ 10Hz）* 12nV = 10 ^ 5 * 1.2e-9 == 1.2e-4 = 120マイクロボルトFF / rmsです。8FFはsqrt（8）大きくなります。いくつかのゲートノイズを想定して、係数sqrt（9）を作成します。120uV* 3 == 360uVrms。

SlewRateは25ピコ秒/ボルトまたは400億ボルト/秒です。

Tj = Vn / SR = 0.36ミリボルト/ 400億ボルト/秒= 0.36e-3 / 0.04e + 12 = 9e-15秒Tj。

どちらかと言えばきれいだと思いませんか？FlipFlipsには、VDDのゴミを拒否する機能がありません。そして、基板ゴミは家を探しています。

アドバイスとして、コンパレータに入る前にローパスフィルターをデザインに追加することでノイズを減らすことができます。これは、この場合のノイズである信号のより高い周波数を遮断します。

位相ノイズの周波数を計算するには、FFTを使用するか、信号のスペクトル分析を実行します。周波数スペクトルにより、信号の周波数と不要なノイズの周波数が加算されます。

時間領域信号の周波数スペクトルは、周波数領域におけるその信号の表現です。周波数スペクトルは信号のフーリエ変換を介して生成でき、結果の値は通常、振幅と位相として示され、どちらも周波数に対してプロットされます。

取得する信号の方程式を導き出し、フーリエ変換を実行して、振幅と位相を周波数に対してプロットします。

入力信号のノイズのスペクトル密度を考えると、方形波の位相ノイズをどのように計算できますか？

これは、値を取得する方法についての考えです...

基本的な基本信号を追跡するVCOから方形波を生成するために、PLL（フェーズロックドループ）を使用したくなると思います。あなたのシュミットコンパレータは良いスタートであり、PLLにうまく供給することができます。PLLのVCOへの制御電圧が非常に滑らかになり、VCOに最小限のジッターが発生するように、PLLの位相コンパレーターからの出力は非常にローパスフィルター処理する必要があります。

位相コンパレータからの生の出力は、位相ノイズの非常に優れた測定値になります。位相ノイズがない場合、その出力は非常に規則的になります。

とにかく、それは単なる考えです。