私のMOSFETドレイン電圧降下のこの膝の原因は何ですか？

最終更新： 以前は不可解だったパワーMOSFETスイッチング波形が揺れ動くことを理解してください！@Mario は、IRF2805のような多くのパワーMOSFETに典型的な、いわゆるVDMOSデバイスに特有の以下の根本的な原因を明らかにしました。

更新： 手がかりを見つけました！:)

@PeterSmithは、以下のコメントの1つで、MOSFETデータシートのゲート電荷の仕様を理解するための優れたリソースについて言及しています。

6ページの2番目の段落の最後に、 > 0の場合にが一定になる（関数として変化しなくなる）との考えへの言及があります。メカニズムに言及しましたが、それは私に膝でで何が起こっているのかを考えさせました： $C_{GD}$ $V_{DS}$ $v_{GD}$ $v_{GD}$

そして、銃の息子、が0Vを超えるところが正しいことが。 $v_{GD}$

ですから、その駆動メカニズムが誰かが理解していれば、それが正しい答えだと思います:)

スイッチングコンバータの研究の一環として、MOSFETのスイッチング特性を綿密に研究しています。

私は非常に単純な回路を次のように設定しました：

これにより、シミュレーションでこのMOSFETターンオン波形が生成されます。

ミラー高原への約20％のドレイン電圧降下に膝が現れます。

私は回路を作りました：

そして、スコープはシミュレーションを非常によく確認します：

「プリシュート」バンプ（負荷抵抗を介して「逆方向」に流れる充電電流）は理解していると思いますが、ドレイン電圧降下の膝をどのように説明するかについては不思議です。 $C_{gd}$

MOSFETの経験が豊富な人に理解してもらえますか？

— 貧しい
ソース

はい、そうです。ゲートとドレイン間の容量を充電すると発生します。Idsが一定で、特定のアプリケーションに適した機能です

— Gregory Kornblum '18 / 06/18

Cgdのミラー効果のように見えますか？ゲートからドレインに100pFのキャップを追加すると、それが悪化しますか？

— Krunal Desai 2016

答えはわかりませんが、「パワーMOSFETの基礎：ゲート電荷の理解とそれを使用してスイッチングパフォーマンスを評価する」というタイトルのこのVishay Siliconixアプリケーションノートが役立つかもしれません：vishay.com/docs/73217/73217.pdf

— Jim Fischer

スイッチング解析の実際のゲート電荷（Qg）は、ゲート抵抗に敏感です。さらに、CgdはVdsの関数として変化します。microsemi.com/document-portal/doc_view/…を

— Peter Smith

あなたが抵抗とゲートを駆動、いくつかの他のコメントが示唆するかもしれないもののほかに、独自の質問を...答えるのノートとして@scannyは、それが完全に有効であるん何が起こっているかを照らします。形成前と形成後のチャネルで何が起こるかを見て、静電容量がどこから発生するのかを自問することをお勧めします。次に、あなた自身の質問に答えてください。

— プレースホルダ

回答:

ドレイン電圧の傾きは、ゲート-ドレイン間容量Cgdに依存します。立ち下がりエッジの場合、トランジスタはCgdを放電する必要があります。抵抗の負荷電流に加えて、Cgdを流れる電流をシンクする必要もあります。

Cgdは単純なコンデンサではなく、動作点に依存する非線形容量であることに注意してください。飽和状態では、トランジスタのドレイン側にチャネルはなく、Cgdはゲートとドレイン間のオーバーラップキャパシタンスによるものです。線形領域では、チャネルはドレイン側に伸びており、ゲートとチャネルの間に大きなゲート間チャネル容量が存在するため、Cgdは大きくなります。

トランジスタが飽和領域と線形領域の間を遷移すると、Cgdの値が変化するため、ドレイン電圧の勾配も変化します。

LTspice Cgdの使用は、「DC動作点」シミュレーションを使用して検査できます。結果は、「View / Spice Error Log」を使用して表示できます。

3.92VのVgsの場合、Vdsが高いため、Cgdは約1.3npFです。

   Name:          m1
Model:      irf2805s
Id:          1.70e-02
Vgs:         3.92e+00
Vds:         6.60e+00
Vth:         3.90e+00
Gm:          1.70e+00
Gds:         0.00e+00
Cgs:         6.00e-09
Cgd:         1.29e-09
Cbody:       1.16e-09

Vgsが4Vの場合、Vdsが低いため、Cgdははるかに大きく、約6.5nFです。

Name:          m1
Model:      irf2805s
Id:          5.00e-02
Vgs:         4.00e+00
Vds:         6.16e-03
Vth:         3.90e+00
Gm:          5.15e-01
Gds:         7.98e+00
Cgs:         6.00e-09
Cgd:         6.52e-09
Cbody:       3.19e-09

さまざまなバイアスに対するCgd（Crssとラベル付け）の変動は、データシートから取得した以下のプロットで確認できます。

IRF2805は、Cgdの異なる動作を示すVDMOSトランジスタです。インターネットから：

ボードレベルのスイッチモード電源で一般的に使用されているディスクリート垂直二重拡散MOSFETトランジスタ（VDMOS）は、上記のモノリシックMOSFETモデルとは質的に異なる動作をします。特に、（i）VDMOSトランジスタのボディダイオードは、モノリシックMOSFETのサブストレートダイオードとは異なる方法で外部端子に接続されており、（ii）ゲート-ドレインキャパシタンス（Cgd）の非線形性は、単純な段階的勾配ではモデル化できません。モノリシックMOSFETモデルの静電容量。VDMOSトランジスタでは、Cgdはゲートドレイン間電圧（Vgd）のゼロ付近で急激に変化します。Vgdが負の場合、Cgdは物理的にベースになり、1つの電極としてゲート、もう1つの電極としてダイの背面のドレインを備えています。非導電性ダイの厚さのため、この静電容量はかなり低くなっています。しかし、Vgdが正の場合、ダイは導通しており、Cgdは物理的にゲート酸化物の厚さのコンデンサに基づいています。従来、パワーMOSFETの動作を再現するために、複雑なサブ回路が使用されてきました。計算速度、収束の信頼性、モデル作成の単純さを考慮して、この動作をカプセル化する新しい組み込みスパイスデバイスが作成されました。DCモデルは、レベル1のモノリシックMOSFETと同じですが、長さと幅がデフォルトで1になるため、スケーリングなしでトランスコンダクタンスを直接指定できます。ACモデルは次のとおりです。ゲート-ソース間容量は一定と見なされます。ゲート-ソース間電圧が負に駆動されない場合、これは経験的にパワーMOSFETの良い近似であることがわかりました。ゲート-ドレイン容量は、経験的に見つかった次の形式に従います。

正のVgdの場合、CgdはVgdの双曲線正接として変化します。負のVdgの場合、CgdはVgdの逆正接として変化します。モデルパラメーターa、Cgdmax、およびCgdmaxは、ゲートドレイン容量をパラメーター化します。ソース・ドレイン容量は、ソースおよびドレイン抵抗の外側で、ソース・ドレイン電極の両端に接続されたボディ・ダイオードの段階的な容量によって供給されます。

モデルファイルでは、次の値が見つかります

Cgdmax=6.52n Cgdmin=.45n

— マリオ
ソース

V_{D}

$V_D$

V_{D}

$V_D$

V_{G}

$V_G$

V_{T h r e s h o l d}

$V_{Threshold}$

V_{G D}

$V_{GD}$

V_{d s}

$V_{ds}$ 6.5V程度異なります。これは、変更をローカライズするものではありません:)

— scanny

@scanny-Cgdの変更はより広い範囲で発生します。特定のVdsに必要なVgsの正確な値を見つけるために追加のシミュレーションを行うのが面倒でした。自分でそれを行うと、Cgdはすでに約5VのVdsで増加し始めていることがわかります。

— マリオ

V_{G D} = 0

$V_{GD}=0$

V_{G S}

$V_{GS}$

@scanny-使用されているVDMOSトランジスタの場合にCgdがどのようにモデル化されるかを示すリファレンスからの引用を含む更新を追加しました。

— マリオ

甘い！これはそれを説明します！マリオありがとう！:)どこで参照を見つけましたか？

— scanny '19年

更新：マリオは上記の正しい答えを得たので、歴史的な興味のためにこれを残してください。この動作はVDMOS（私が収集する多くのパワーMOSFETと同様）と関係があると思われます。これは、一般的なMOSFETリソース（モノリシックMOSFETに焦点を当てる傾向がある）の多くがこの現象について言及しなかった理由を説明している可能性があります。

わかりました、これを理解しようとあきらめようとしていたときと同じように、インターウェブは私に一口を与えてくれました：

これは、IXYSアプリケーションノートAN-401の 3ページからです。

この背後にあるデバイスの物理学についての説明はありませんが、今のところこれで十分満足しています。この曲線は、私が見ている変化をよく説明しています。

$V_{GS}$ $V_{DS}$ $V_{GD}$ $V_{GS} - V_{DS}$ $V_{GD}=0$

誰かが参考文献を持っているか、上記の曲線を説明するのに十分なほど物理学を知っているなら、私は非常に感謝します。私はできる人には誰でも正しい答えのクッキーをあげます:)

— 貧しい
ソース

私は質問をします。なぜ勾配は線形でなければならないのですか？

実際、150 nsのミラープラトーの間、MOSFETチャネルの抵抗は、ほぼ無限大から非常に小さな値まで低下します。直線的に低下しても、R = 100オームとMOSFETのR DSで形成される分圧器の出力電圧は直線的ではありません。

そして、R DSのゲート電荷に対する非線形依存性があります。データシートにはありませんが、非線形であることはわかっています。

したがって、この動作は自然です。

私の心には、あなたは本当に素晴らしいテスト設定をしていますが、実際の電源回路で50オームのソースからパワーMOSFETを駆動することは良くありません。

— 主人
ソース