2-ffシンクロナイザーはどのようにして適切な同期を保証しますか？

2-ffシンクロナイザーの使用は、信号がクロック境界を越えるための標準でした。そして、このようなメカニズムを説明する多くの紙/図があります：

bclkは、（bclkの 2番目の立ち上がりエッジで）adatのパルスを1回だけサンプリングできるようです。これにより、bq1_datで出力メタスタビリティが発生します。次のアクティブクロックエッジでbq1_datを「ハイ」にサンプリングするにはどうすればよいですか。

私の質問に加えて、信号が安全に通過するために私が思うことを別のクロックドメインに追加したいと思います（MTBF要件を満たすのに2 FFで十分だとします）。間違いがあれば訂正してください。

ps：メタステーブル状態では「さまよう」波形は表示されませんが、「1」でも「0」でもないレベルが表示されます。次の図は、メタステーブル出力の例を示しています。

元の図は、WJ DallyによるEE108Aの講義ノート、講義13：メタスタビリティと同期の失敗（適切なフリップフロップが不良になる場合）からのものです。

簡単な答えは、彼らは自分自身ではないということです。シンクロナイザは、データが確実に渡るようにするためのものではありませんが、メタステーブル信号が他の多くの信号を供給して問題を引き起こさないようにするためのものです。図に示されている2番目のFFは、準安定最初のFF出力をキャッチし、それがデザインをさらに伝搬するのを防ぎます。

信号にはさまざまな種類があり、シンクロナイザを含める方法は、話している信号によって異なります。しかし、いくつかの一般的なタイプを見てみましょう：

1. トリガー信号 -または、基本的には何か他の実行を開始する必要があるパルスである信号。これらは一般にデータを運びません、そしてあなたが興味を持っているのは、例えば、別のクロックドメインで何かを始めるために立ち上がりエッジがあることです。これらをクロスオーバーさせるには、シンクロナイザ（基本的には図に示されていることを実行する）が必要ですが、もう少し必要です。

   最も単純なオプションは、パルスを拡張することです。基本的に、入力パルスが宛先クロックの1クロック周期以上であることを確認します（少なくとも宛先レジスタのセットアップおよびホールドタイムの​​大きい方が1サイクルより長くなければなりません）。 。たとえば、20MHzクロックから15MHzクロックに移行する場合、パルスが入力で2クロックサイクルであることを確認します。これにより、パルスが宛先クロックに送られ、失われないことが保証されます。これは、信号が確実に通過することを保証する方法についての質問にも答えます。パルスが1つのデスティネーションクロック周期よりも広い場合、最初のクロックエッジでメタステーブルになり、最終的に0と見なされる場合、2番目のクロックエッジで確実にパルスをキャッチします。

   このタイプの信号では、パルスが到達したことにのみ関心があるので、出力信号がいつか2つのクロックサイクルで高くなり、残りの1つのサイクルで終わるかどうかは重要ではありません。シングルサイクルパルスであることを確認する必要がある場合は、単純なエッジ検出回路をインスタンス化できます。

2. コントロールバス -またはデータバスの種類。同期を維持する必要があるマルチビットデータストリームがある場合、これらは間違いなくより困難です。この場合、「ハンドシェイク」と呼ばれるものを実装することになります。基本的には、データをソースクロックにロードして保持します。次に、シンクロナイザを介して（1のような）要求信号を送信します。要求信号が渡ると、データバスも宛先ドメインで安定することがわかります。次に、それを宛先のレジスタバンクにクロック入力できます。次に、宛先は確認応答パルスを再度送信して、次のワードをロードできることをソースに通知します。

   別のメッセージを送信する前にそこに到達したことを知る必要がある宛先ワードに制御ワードを送信する必要がある場合（たとえば、何かを行うコマンドを送信する場合）は、この種のバスを使用します。

3. データバス -データを継続的またはバースト的に吐き出すソースがあるデータの場合、間違いなくシンクロナイザーよりもFIFOを使用する方が良いでしょう。FIFOは、デュアルクロックメモリを使用してデータを保持するとともに、FIFO内のデータ量を追跡するためのカウンターを使用します。スペースがあるときにFIFOにデータを書き込み、書き込みアドレスをインクリメントします。このアドレスは、通常、「グレーコーディング」スキームにエンコードされます。これにより、アドレスの増分ごとに1つだけが発生します。変更するアドレスバスのビット（複数のビットを同期する必要がないことを意味します）。次に、このアドレスは（同期チェーンの1つを介して）宛先ドメインに転送され、そこで読み取りアドレスと比較されます。FIFOにデータがある場合、デスティネーションクロックポートを使用してメモリから読み取ることができます。読み取りアドレスも同様にグレイコード化され、別のシンクロナイザーを介してソースに返送されるため、書き込みポートはFIFOにスペースがあるかどうかを計算できます。

4. リセット信号 -これらは通常、「非同期アサート、同期デアサート」として知られているシンクロナイザの修正バージョンを使用します。この変更バージョンでは、最初のフリップフロップへのデータ入力はGNDに接続され、代わりに着信リセット信号がシンクロナイザ内の各フリップフロップの非同期プリセット信号に接続されます。これにより、出力信号がハイになると完全に非同期になる出力信号が生成されますが、シンクロナイザチェーンは、レジスタチェーンのゼロをクロッキングすることにより、宛先クロックと同期してローになることを保証します。

   このタイプのシンクロナイザは、データと制御にひどいですが、リセット信号に完全に適しています。すべての宛先ロジックがこのチェーンの出力をドメイン内の任意のレジスタの非同期リセット入力に供給する場合、すべてのレジスタが既知の状態に強制されるため、アサート（非同期であっても）のメタスタビリティの心配はほとんどありません。次に、ソースドメインでリセット信号がディアサートされると、宛先ドメインで同期的にディアサートされます。つまり、すべてのレジスタが同じクロックサイクルでリセットされます（非同期ディアサートの場合は+/- 1サイクルではありません）。

上記からわかるように、2つのフリップフロップシンクロナイザーを信号に貼り付けるよりも、クロックドメインの交差を行う方がはるかに複雑です。使用される正確な方法は、アプリケーションによって異なります。

1）例として図面を使用すると、aclkとbclkは互いに非同期です。つまり、クロックソースが異なります。それらは有効なデータとしてadatを示していますが、aclkのみに同期されています。ここで、bclkシンクロナイザーが機能します。

2）この図は最悪のシナリオを想定しています。bq1_datは乱雑な出力であり、bq1 FFはデータの最後の一部しかキャッチせず、通常は出力がガベージであるメタステーブル状態を作成します。ここにトリックがあります。Bq2はbq1と同じbclkを持っていますが、データが通過してbq2_datに現れるには、bclkの2クロックサイクルかかります。

3）最初のbclkはデータの一部をキャプチャして乱雑な出力を生成しますが、2番目のbclkは1クロックサイクル後、bq1_datからのあいまいなデータがハイまたはローの状態に落ち着くのに十分な時間です。乱雑なbq1_datパルスは、bq2が有効なロジック「1」（ロジックハイ）をキャプチャし、それを有効で同期されたデータ（ロジックハイ）としてbq2_datに渡すのに十分なだけ長く続きました。

4）下流では、bclkを使用するすべてのクロックでデータを同期できます。最初のbclk FFだけが準安定状態を処理する必要があったことに注意してください。ADATがピコ秒またはナノ秒で遅すぎた場合、出力はロジックローであった可能性があります。これらのフリップフロップは、クロックの立ち上がりエッジでのみデータ入力をサンプリングすることに注意してください。立ち上がりエッジの前または後に何が起こるかは無視されます。