LDOレギュレータの電圧降下が非常に大きいのはなぜですか？

LDOリニアレギュレーターが、ドロップアウト= 0を最小限に抑えるために、MOSFETを主要コンポーネントとして使用しないのはなぜですか（電流によっては、まだ数mVでなければなりません）。

または、MOSFETとオペアンプに基づいて0ドロップアウトレギュレーターを構築することを期待できますか？

ドロップアウト電圧が0 mVに近いレギュレータがあります。TPS73101の 6ページの図5を参照してください。逆電流保護を備えた、キャップフリー、NMOS、150mA低ドロップアウトレギュレータです。

別の例は、LTC1844-150 mA、マイクロパワー、低ノイズ、VLDOリニアレギュレータです。

このような低ドロップアウト電圧でのレギュレーターの問題は、それらの地域で不安定なパラメーター（ライン/負荷レギュレーションとPSRR）があることです。

オペアンプとディスクリートMOSデバイスでそのようなレギュレーターを構築することが可能である場合、その部分については-はい、それは可能です。PMOSを使用して安定性に注意する必要があります（このような構成でフィードバックループを安定させることは容易ではありません）。

超低LDOが必要な場合は、入力から出力までの飽和電圧が非常に低いデバイス（FETなど）と、入力よりも制御電圧を高くする方法が必要です。

BJTを使用すると、常に飽和電圧に制限されます。さらに、必要なときにトランジスタが完全にオンになるようにするには、十分なベース電流が必要です。また、電圧も考慮する必要があります。ベースがコレクタより1V低い場合、エミッタは1V +低くする必要があります。$V_{CE}$$V_{BE}$$V_{BE}$

NチャネルFETをシリーズパスエレメントとして使用している場合、FETが完全に導通するようにゲートをソースよりも十分に高くする必要があります。多くの論理レベルのFETには、1ボルト以上の電圧が必要です。が優れている多くのFETは、それよりもさらに高い値を必要とします。たとえば、ゲートを入力電圧に接続すると、しきい値電圧がMOSFET全体で低下し、質問の定義に従って「損失のある」LDOになることが予想されます。$R_{DS(on)}$$V_{GS}$

FETとMOSFETを完全にオンにできるドライバー（つまり、入力電圧より高いゲート電圧）を使用するディスクリートLDO により、理論的には直列損失のみを持つLDOを作成できます。しかし、繰り返しになりますが、すでにより高いレールが利用可能な場合は、それをレギュレータ入力として使用して、超低LDOの心配をやめてみませんか？$R_{DS(on)}$

一部のLDOは外部MOSFETを使用します。

http://www.micrel.com/page.do?page=/product-info/products/mic5156.shtml

私は、nチャネルMOSFETを使用して負の電圧を生成するディスクリートLDOリニアレギュレータ回路を設計しました。これは22年前のことで、SLAバッテリーを13.8ボルトで充電するために設定された電子雑誌にそれを掲載しました。

何千ものものが何らかの形で構築されており、安定性の問題はありませんでした。この古い単純な回路は、pチャネルFETとより低い出力電圧で構成でき、現在の低下は、低MOSFETオン抵抗によって制限されます。SMDパーツは、ディスクリートがペナルティではないことを意味するので、今では本当に低いドロップが可能であることを知っています。