高電圧PCB設計

次の電圧レベルの4層PCBを設計したい。GND、5V、3.3Vおよび80V。この回路には、3.3VおよびMOSFETスイッチ80Vで駆動されるいくつかのMOSFETがあります（必要な電流は非常に低いuAレベルです）。全体としてPCB上で、80Vと3.3Vの信号が互いに近接しています（20ミル未満の場所）。

保護のために、最下層で80Vを維持しました。そして、他の電圧レベルと信号は、最上層と第2層にあります。そして、第3層を完全に接地します。

下のシンプルな絵でデザインを表現しようとしました。

現在、PCBのどこかでDC破壊電圧が心配です。1つの異なる高電圧と低電圧を使用するこのような回路では、あまり経験がありません。自分の構造について、それが十分に安全かどうかわかりませんか？この問題に関する有用な情報を見つけることができる記事やソースはありますか。そのようなPCB設計について何かアドバイスはありますか？質問に必要な情報が不足している場合は、お問い合わせください。

高電圧クリアランスは複雑な問題です。考慮すべき要素と基準が多すぎます。

あなたの場合、IPC-2221A「プリント基板回路の一般規格」に従います。表6-1による。導体間の80Vの差に対する「電気導体間隔」：

内部層-> 0.1mm（3.9ミル）

コーティングされていない外部層-> 0.6mm（24ミル）

コーティングされた外部層-> 0.13mm（5ミル）

IPC-2221Aは独自規格であり、ここでは表全体を再現できません。

これらの数値は必須ではなく、最小クリアランスを示しただけです。もっと大きな数字を使用します。

前述のとおり、高出力ビアに注意してください。「低電圧」側のクリアランスを維持する必要があります。

スタックアップは非常に賢明なようですが、High power THTコンポーネントのピンに留意してください。彼らはクリアランスを維持する必要があります。

80Vと他の低電圧信号またはGND間の20ミルの間隔は、十分なクリアランスではありません。私は最近、84Vの電源レールを備えたPCB設計作業をいくつか行いました。84Vネットと他の信号との間のクリアランスが47milを超え、できればそれ以上であることを確認する必要がありました。このクリアランスの量に関するサポート情報を参照できますが、現時点ではこの情報にアクセスできません。（明日また戻ってきて更新します）。

私の場合、すべての84Vレイヤーを配置し、接続を内部レイヤーにトレースするための措置も講じました。これを行う理由は、はんだマスクがかなり薄く、傷が付きやすく、外部層の高電圧が潜在的な短絡にさらされる可能性があるためです。また、この設計の84VレールはuAではなくAMPSをサポートする必要があるため、これについてもう少し心配する必要がありました。

編集

PCBクリアランスガイドラインに関して私が約束した情報を以下に示します。そのページには、推奨されるトレースクリアランスを支援する滑らかで小さな計算機があります。

FR4の絶縁破壊電圧は300V / mil以上です。特にPCBが悪い環境（ほこり+湿度、またはカビ）にある可能性がある場合、沿面（表面クリアランス）がより懸念される可能性があります。

可能であれば、80Vトレースと3.3Vトレースの間に接地された「ガード」コンダクターを表面上で隣接させる必要がある場合は、80Vラインの電流を制限してから、トレースまたはその他の銅と銅の隙間を狭くしてください。

ここには、中電圧および高電圧の PCB設計に関する優れた入門書があります（ただし、アプリケーションは低電圧範囲に十分対応しているため、直接適用することはできません）。たとえば、コロナは明らかに忘れてしまいます。