クロスラインはどのようにマイクロチップに実装されていますか？

フォトリソグラフィマイクロチップの製造は、レイヤリングなしの2Dレイヤ作成プロセスであると常に想像していました。 $K_{3,3}$ または $K_5$ その中で、それは確かにどんな重要な設計にも当てはまります。

そして、スペースを節約するために複数の層を備えた「3D」チップを製造することについて話している紙があり、それによって混乱を増しています。

ええ、それは悲しいことですが、それは私が学校で学んだことで、謎のなぞなぞの束です。人々がそれらのテクノロジーを私たちに提供するエイリアンに関する陰謀論を始めるのも不思議ではありません。

では、2Dトポロジを使用するだけで複雑なプロセッサとチップを構築するにはどうすればよいでしょうか。

それはそこにあることが判明している層が、マイクロチップがどのように機能するかについて話すとき、人々は時々それらをスキップします。

レイヤーを導入するプロセスは、バックエンドオブラインまたはBEOLと呼ばれます。

基本的には次のように機能します。

• フォトリソグラフィを使用して2Dチップレイヤーを作成する
• 絶縁層を適用する
• そのレイヤーに穴を開けます
• 導電層を適用し、作成された穴を埋めて、回路パスまたは相互接続を作成します
• これらのステップを必要な回数だけ繰り返し、製造プロセスと、熱設計などの他の考慮事項により、

チップ上には、信号のルーティングに使用できる少なくとも2つの導電層がありました。シリコン自体と少なくとも1つの金属層です。

金属の層が1つしかなかった初期の製造プロセスでは、バルクシリコンに導電パスを拡散または注入するか、「ポリ」（多結晶シリコン）にパスを作成することにより、信号が通過できる「ジャンパー」を作成できました。 ）一部のプロセスでMOSFETゲートに使用された層。絶縁酸化シリコン層のビア（穴）により、必要に応じて層間に電流を流すことができました。

最近のチップ、特に高密度で高性能のロジックチップには、多層PCBと同様に、金属と酸化物の層が6つまたは8つ以上あります。

これは、2つのトランジスタの幅に沿った断面を示すSEM（Scanning Electron MicroGrap）です。

右側のラベルはスタック内の関数/位置です。左側のラベルは素材です。

ゲートを1番目の金属層に接続する黒い垂直構造は、コンタクトと呼ばれます。チタンシード層、TiNバリア層、タングステンプラグで構成されています。

M！、M2、M3、M4間の層間ビアは表示されていません。

おまけとして、この構造には非常に珍しいものがあります。誰もがそれが何であるか言うことができますか？コメントで返信してください。